Tensilica全球發(fā)布Xtensa LX2和Xtensa 7可配置處理器內(nèi)核

　Tensilica推出Xtensa®可配置處理器內(nèi)核第七代產(chǎn)品 – Xtensa LX2和Xtensa 7。兩款處理器內(nèi)核在結(jié)構(gòu)上進(jìn)行了多項(xiàng)改進(jìn)，并且是第一批內(nèi)建高速糾錯(cuò)ECC（Error Correcting Code）功能的可授權(quán)可配置處理器內(nèi)核。ECC功能針對(duì)諸如存儲(chǔ)、網(wǎng)絡(luò)、汽車(chē)電子和事務(wù)處理等應(yīng)用非常重要。Tensilica新一代處理器內(nèi)核繼續(xù)保持著最低功耗，最高性能的市場(chǎng)地位，鞏固了Tensilica在可配置處理器內(nèi)核技術(shù)的領(lǐng)導(dǎo)地位。兩款內(nèi)核現(xiàn)均已現(xiàn)貨發(fā)售。 


　　業(yè)界最低功耗、最高性能 

與傳統(tǒng)固定架構(gòu)的內(nèi)核相比，Xtensa 7和Xtensa LX2處理器兩款內(nèi)核的基本Xtensa指令集架構(gòu)提供了業(yè)界最低的功耗和最高的性能。由于兩款內(nèi)核均完全可配置，設(shè)計(jì)工程師可采用Tensilica專(zhuān)利的自動(dòng)處理器生成器向基本處理器添加專(zhuān)用指令。與其它相競(jìng)爭(zhēng)的處理器可提供的性能相比，能夠?qū)μ幚砥髋渲脭U(kuò)展是很重要的。例如，一款不帶高速緩存，沒(méi)有設(shè)計(jì)工程師定義的指令擴(kuò)展的Xtensa 7最小配置內(nèi)核跟ARM7TDMI內(nèi)核的配置大約相當(dāng)，但具有更好的性能和低的功耗。

 

基于Xtensa  LX2架構(gòu)的一款高性能處理器配置方案（Diamond 570T）的面積和功耗小于A(yíng)RM 1136J-S的一半。注：這并不是基本Xtensa LX處理器內(nèi)核，而是基于Xtensa LX2架構(gòu)配置得到的一款實(shí)用的高性能的通用CPU內(nèi)核。 


　　功耗降低百分之三十 

　　改進(jìn)后的Xtensa 7和Xtensa LX2處理器內(nèi)核降低了近30%功耗（內(nèi)核加上存儲(chǔ)器），其中關(guān)鍵因素包括： 可分別配置主系統(tǒng)存儲(chǔ)器接口、本地?cái)?shù)據(jù)存儲(chǔ)器接口和指令存儲(chǔ)器接口等諸項(xiàng)接口的寬度減少數(shù)據(jù)存儲(chǔ)器使能和存取的執(zhí)行判斷，令數(shù)據(jù)高速緩存器和緊耦合的本地?cái)?shù)據(jù)存儲(chǔ)器在長(zhǎng)時(shí)間不使用情況下處于斷電狀態(tài)。一個(gè)可選的更寬的取指令緩沖區(qū)可使指令讀取的時(shí)間和由這些讀取指令周期帶來(lái)的功耗，降低最多75%，具體節(jié)電結(jié)果視代碼長(zhǎng)度而定。   

　　同時(shí)，Tensilica設(shè)計(jì)的電源關(guān)電模式，包括外部的控制調(diào)試端口和片上調(diào)試模塊的關(guān)電，降低了整個(gè)系統(tǒng)的功耗。 


　　新ECC功能選項(xiàng) 

　　Tensilica引入兩個(gè)選項(xiàng)以檢測(cè)和/或糾正隨著硅工藝的尺寸縮小而增加的存儲(chǔ)器錯(cuò)誤。Tensilica的可配置Xtensa處理器內(nèi)核的設(shè)計(jì)工程師現(xiàn)在能夠在全部本地緊耦合的存儲(chǔ)器中選擇校奇偶驗(yàn)位或者ECC保護(hù)。當(dāng)在高速數(shù)據(jù)緩存陣列、高速緩存標(biāo)記陣列或者本地存儲(chǔ)器（指令和/或數(shù)據(jù)存儲(chǔ)器）中檢測(cè)到一個(gè)單比特軟錯(cuò)誤時(shí)，奇偶校驗(yàn)位產(chǎn)生一個(gè)異常。ECC檢測(cè)并糾正單比特錯(cuò)誤和檢測(cè)雙比特錯(cuò)誤。Tensilica公司是第一家內(nèi)建高速ECC糾錯(cuò)能力的處理器架構(gòu)的IP公司。糾錯(cuò)在諸如存儲(chǔ)器和網(wǎng)絡(luò)應(yīng)用等非常關(guān)注可靠性和精確性的關(guān)鍵應(yīng)用中極為重要， 比如在汽車(chē)應(yīng)用中將用以滿(mǎn)足無(wú)差錯(cuò)汽車(chē)安全標(biāo)準(zhǔn)的要求。 


　　Rowen博士進(jìn)一步表示，“隨著工藝尺寸的縮小，更小的Cell電容和更低的電壓導(dǎo)致軟存儲(chǔ)器錯(cuò)誤的增加。因此，處理器能夠檢測(cè)并糾正軟存儲(chǔ)器錯(cuò)誤越來(lái)越重要。這正是Tensilica公司在所有新一代Xtensa內(nèi)核中添加內(nèi)建高速ECC糾錯(cuò)功能選項(xiàng)的重要原因?！?nbsp;


       其它部分新增功能 

      Tensilica公司新增多項(xiàng)應(yīng)用于Xtensa 7和Xtensa LX2處理器內(nèi)核的功能： 

　　1)      新增處理器接口PIF（Processor Interface）設(shè)計(jì)工程師選項(xiàng)可用來(lái)控制緩沖區(qū)（令其更小）進(jìn)行微調(diào)和降低SoC設(shè)計(jì)中非影響性能的關(guān)鍵路徑的功耗。 

　　2)      可以同時(shí)配置一個(gè)快速本地指令和數(shù)據(jù)存儲(chǔ)器的寬接口和一個(gè)系統(tǒng)總線(xiàn)的窄系統(tǒng)接口的選項(xiàng)，使得系統(tǒng)接口和總線(xiàn)設(shè)計(jì)在降低設(shè)計(jì)復(fù)雜度、減少面積和功耗的同時(shí)還可以快速地以高帶寬訪(fǎng)問(wèn)本地存儲(chǔ)器。 

　　3)      TIE（Tensilica指令擴(kuò)展）語(yǔ)言基礎(chǔ)架構(gòu)已經(jīng)改進(jìn)為大型開(kāi)發(fā)團(tuán)隊(duì)和公司共享已有的TIE指令模塊庫(kù)提供了更好的機(jī)制，可以對(duì)多個(gè)TIE文件進(jìn)行操作。 


Tensilica公司同時(shí)新增支持Xtensa LX處理器內(nèi)核的高級(jí)功能： 

　　1)      新TIE指令查找表端口功能，使得創(chuàng)新存儲(chǔ)器的接口的功能超出了已有的做為本地指令和數(shù)據(jù)存儲(chǔ)器接口的功能。與這些設(shè)計(jì)工程師定義的新的TIE指令查找表端口相連的存儲(chǔ)器可直接通過(guò)處理器的數(shù)據(jù)通路來(lái)進(jìn)行讀寫(xiě)而無(wú)需采用load和store指令。視頻系統(tǒng)的設(shè)計(jì)工程師可將一個(gè)TIE指令查找表端口與一個(gè)存儲(chǔ)視頻幀數(shù)據(jù)的本地緩沖區(qū)相連。視頻幀數(shù)據(jù)被外部硬件填充或再填充到處理器數(shù)據(jù)處理通路中，而無(wú)需采用功耗很大的DMA（直接內(nèi)存存取）。網(wǎng)絡(luò)設(shè)計(jì)工程師可將TIE指令查找表端口跟更大的查找表相連，從而能夠被處理器快速訪(fǎng)問(wèn)。 
　　2)      一個(gè)可選的連接方法是一個(gè)cross bar功能，它可將屬于兩個(gè)bank的單端口的本地?cái)?shù)據(jù)RAM和配置有2個(gè) load/store端口的Xtensa LX2處理器內(nèi)核相連接。通過(guò)這種方式，當(dāng)這些操作針對(duì)相反的bank時(shí)，處理器可在每個(gè)時(shí)鐘周期維持2個(gè)load/store操作。因此，當(dāng)采用Xtensa LX2作為帶2個(gè)load/store端口的XY型DSP架構(gòu)時(shí)，系統(tǒng)設(shè)計(jì)被極大地簡(jiǎn)化了。 

　　3)      存儲(chǔ)器管理單元（MMU）支

持所有的配置，甚至是7級(jí)流水線(xiàn)和Tensilica公司獲有專(zhuān)利權(quán)的FLIX™(可變長(zhǎng)度指令擴(kuò)展)技術(shù)，從而可支持多發(fā)射指令的高性能CPU配置。MMU是可運(yùn)行Linux操作系統(tǒng)必需的，目前的Linux系統(tǒng)支持來(lái)自Tensilica的合作伙伴Monta Vista公司。采用FLIX的帶MMU功能的Xtensa LX2處理器內(nèi)核非常適合高性能的、需要運(yùn)行復(fù)雜協(xié)議棧的網(wǎng)絡(luò)應(yīng)用，以及作為移動(dòng)和手持應(yīng)用中的高端處理器。 （注：MMU在Xtensa 7中也是一個(gè)選項(xiàng)。） 

       新型Xtensa 7 處理器內(nèi)核 

       第七代Xtensa可配置處理器內(nèi)核經(jīng)過(guò)優(yōu)化適合低功耗應(yīng)用，對(duì)控制和DSP（數(shù)字信號(hào)處理）操作都是理想的選擇。Xtensa 32位比特架構(gòu)有5級(jí)流水線(xiàn)、32比特ALU（算術(shù)邏輯單元）、高達(dá)64個(gè)通用物理寄存器、6個(gè)專(zhuān)用寄存器和80條基本指令（包括改進(jìn)的16比特和24比特RISC指令編碼，及可最大化代碼密度的無(wú)模式切換）。在90nm GT工藝下，以針對(duì)速度優(yōu)化的網(wǎng)表，最差的運(yùn)行環(huán)境，時(shí)鐘速度可達(dá)600MHz。在130nm LV工藝下，以針對(duì)面積優(yōu)化的網(wǎng)表，典型的運(yùn)行環(huán)境，一個(gè)最小配置（20,000門(mén)）內(nèi)核的功耗為0.038mW/MHz，而在90nm GT工藝下，以針對(duì)面積優(yōu)化的網(wǎng)表，典型的運(yùn)行環(huán)境，功耗為0.048mW/MHz。 


       新型Xtensa LX2處理器內(nèi)核 

       Tensilica公司Xtensa LX2處理器內(nèi)核包括了Xtensa 7中的全部功能和3項(xiàng)其他不具備的功能： 

　　1)      更加快速的數(shù)據(jù)輸入和輸出（I/O），。包括一個(gè)增加第二個(gè)load/store單元選項(xiàng)和向處理器執(zhí)行單元中添加設(shè)計(jì)工程師定義的GPIO（通用輸入/輸出目的）TIE指令端口和FIFO（先入先出）隊(duì)列以進(jìn)行直接數(shù)據(jù)存取這一Tensilica公司突破性的技術(shù)能力。TIE指令端口和隊(duì)列全都不需要通過(guò)總線(xiàn)， 因此無(wú)需多條load/store運(yùn)算來(lái)處理數(shù)據(jù)。 

　　2)      Tensilica公司創(chuàng)新的FLIX技術(shù)可以令創(chuàng)造出來(lái)的處理器配置在每個(gè)周期以一種VLIW處理器的方式發(fā)射多條指令。Xtensa C/C++編譯器（XCC）從C/C++代碼中自動(dòng)地抽取指令層和循環(huán)層中的并行運(yùn)算，并將其打包進(jìn)FLIX指令集中。這些多發(fā)射的FLIX指令可以是32位比特寬或者64位比特寬，并可與基本16位比特和24位比特的指令進(jìn)行無(wú)模式混合。通過(guò)將多條指令封裝進(jìn)一個(gè)寬32位或者64位的指令字，設(shè)計(jì)工程師能夠在嵌入式應(yīng)用中加速更多的應(yīng)用性能瓶頸。 

　　3)      Xtensa LX2與帶有7級(jí)高性能流水線(xiàn)選項(xiàng)的Xtensa 7擁有相同的指令集。Xtensa LX的7級(jí)流水線(xiàn)版本在90nm GT 工藝下，以針對(duì)速度優(yōu)化的網(wǎng)表，最差的運(yùn)行條件能夠超過(guò)650MHz。在130nm LV工藝下，以面積優(yōu)化的網(wǎng)表，典型的運(yùn)行環(huán)境，一個(gè)最小配置（20,000門(mén)）的功耗為0.038mW/MHz，而在90nm GT工藝下，以面積優(yōu)化的網(wǎng)表，典型的運(yùn)行環(huán)境，功耗為0.048nW/MHz。 

　　廣泛的合作伙伴基礎(chǔ) 

　　Tensilica公司處理器內(nèi)核的可配置能力從未危及根本的基本Xtensa指令集，所以確保了一個(gè)第三方合作伙伴應(yīng)用軟件和開(kāi)發(fā)工具的強(qiáng)大的生態(tài)系統(tǒng)的有效性。所有Xtensa處理器可能的配置經(jīng)常與主要的操作系統(tǒng)、調(diào)試工具和ICE解決方案相兼容；并且常伴有一套自動(dòng)生成的、完整的軟件開(kāi)發(fā)工具鏈，包括一個(gè)基于ECLIPSE框架的高級(jí)集成開(kāi)發(fā)環(huán)境、一個(gè)世界級(jí)的編譯器、一個(gè)周期精確（cycle-accurate）并兼容SystemC的指令集仿真器、以及完整的工業(yè)標(biāo)準(zhǔn)的GNU工具鏈。 


　　可配置、可擴(kuò)展的Xtensa架構(gòu) 

　　Xtensa處理器擁有300多項(xiàng)獨(dú)立的配置選項(xiàng)，設(shè)計(jì)工程師可根據(jù)不同的應(yīng)用選擇恰當(dāng)?shù)墓δ苓M(jìn)行組合。這些選項(xiàng)包括：乘法器、浮點(diǎn)運(yùn)算單元、一個(gè)音頻處理器、一個(gè)基本DSP引擎或一個(gè)3路VLIW（超長(zhǎng)指令字）SIMD(單指令多數(shù)據(jù))DSP引擎、處理器總線(xiàn)接口、MMU、32個(gè)中斷、優(yōu)化的EDA腳本和操作系統(tǒng)支持等等更多的選項(xiàng)。 


　　為提高2～100倍甚至更高的性能，

設(shè)計(jì)工程師可采用TIE語(yǔ)言增加專(zhuān)用指令，或者用Tensilica公司的XPRES (Xtensa 處理器擴(kuò)展綜合)編譯器自動(dòng)評(píng)估C/C++算法，從而自動(dòng)開(kāi)發(fā)出優(yōu)化的TIE指令以加速算法。TIE語(yǔ)言能夠描述一條完整的新路徑以節(jié)省面積和功耗，新路徑包括的要素如：新寄存器、寄存器文件、多周期執(zhí)行單元、設(shè)計(jì)工程師定義的 GPIO和FIFO接口、SIMD執(zhí)行單元、一條VLIW數(shù)據(jù)路徑和自定義的多種數(shù)據(jù)類(lèi)型，例如面向音頻應(yīng)用的24位數(shù)據(jù)，面向安全處理的56位數(shù)據(jù)，或者面向包處理的256位數(shù)據(jù)。TIE指令編譯器讀入這條新路徑的描述和新指令，然后更新整個(gè)編譯器工具鏈（編譯器、調(diào)試器、分析器等等）、指令集模擬器和系統(tǒng)模型。它同時(shí)向處理器硬件中插入優(yōu)化的門(mén)控時(shí)鐘的執(zhí)行單元、寄存器、寄存器文件、控制邏輯、旁路邏輯等等。這些操作都是自動(dòng)執(zhí)行的，并且Tensilica公司保證其正確性。 

　　采用Xtensa 處理器內(nèi)核取代硬邏輯模塊 

　　Tensilica公司的Xtensa處理器內(nèi)核經(jīng)常因?yàn)槎喾N原因被用于取代特定的硬連線(xiàn)RTL(寄存器傳輸級(jí))模塊。首先，因?yàn)樗强删幊痰?，Xtensa處理器可提供的靈活性是基于純RTL有限狀態(tài)機(jī)設(shè)計(jì)無(wú)法提供的；第二，流片后算法問(wèn)題的修復(fù)可通過(guò)軟件更新來(lái)實(shí)現(xiàn)，可顯著減少反復(fù)流片的風(fēng)險(xiǎn)；第三，與RTL設(shè)計(jì)相比，Xtensa處理器內(nèi)核可降低整個(gè)SoC設(shè)計(jì)和驗(yàn)證的時(shí)間；第四，通常Xtensa處理器內(nèi)核可以比用RTL實(shí)現(xiàn)更低的功耗，因?yàn)閄tensa處理器生成器可即時(shí)自動(dòng)進(jìn)行流水線(xiàn)操作分析和插入門(mén)控時(shí)鐘，而用RTL設(shè)計(jì)來(lái)手動(dòng)進(jìn)行如此操作一般來(lái)說(shuō)不可能；第五，因?yàn)閄tensa處理器內(nèi)核可以繞過(guò)總線(xiàn)，采用GPIO TIE指令端口和FIFO TIE指令隊(duì)列直接進(jìn)行數(shù)據(jù)傳輸，所以它傳輸和操作數(shù)據(jù)的速度和效率能夠跟RTL模塊一樣。